Logic Design and Verification Using Systemverilog (Revised)

Prin parcurgerea acestui volum, cititorul va implementa fluxuri complete de proiectare și verificare pentru circuite integrate moderne și dispozitive FPGA, utilizând standardul SystemVerilog. Suntem de părere că lucrarea reprezintă o resursă tehnică esențială pentru inginerii care doresc să facă tranziția de la Verilog sau VHDL către un nivel de abstracție superior, adaptat complexității actuale din industria semiconductorilor. Observăm o structură riguroasă care oglindește cursurile universitare de logică digitală: se începe cu o introducere tutorială în simulare, continuând cu proiectarea mașinilor de stare finite (FSM) și a căilor de date (datapath).

Merită menționat că autorul pune un accent deosebit pe interfețele SystemVerilog, un element critic pentru modularizarea designului. Complementar lui SystemVerilog for Hardware Description, care se concentrează pe sinteza RTL specifică arhitecturilor Xilinx, volumul de față acoperă într-o manieră mai extinsă zona de verificare, introducând aserțiunile și tehnicile de „functional coverage”. Dacă Introduction to Logic Circuits & Logic Design with Verilog oferă fundamentul teoretic clasic al circuitelor, Logic Design and Verification Using Systemverilog (Revised) propune o metodologie aplicată, orientată spre mediile de producție unde verificarea riguroasă a erorilor este la fel de importantă ca designul propriu-zis.

În contextul operei autorului, această ediție revizuită continuă direcția începută în The Verilog(r) Hardware Description Language, însă adaptează conceptele la cerințele SystemVerilog. În timp ce lucrarea anterioară se concentra pe sintaxa de bază Verilog, volumul actual extinde orizontul către programarea orientată pe obiecte și verificarea formală, oferind un set complet de instrumente pentru inginerul de verificare contemporan.