VHDL Designer’s Reference
Autor Jean-Michel Bergé, Alain Fonkoua, Serge Maginot, Jacques Rouillarden Limba Engleză Hardback – 31 mai 1992
Preț: 1183.70 lei
Preț vechi: 1443.54 lei
-18%
Puncte Express: 1776
Carte tipărită la comandă
Livrare economică 08-22 iulie
Livrare prin curier în România Termenul estimat este afișat lângă disponibilitate.
Transport gratuit pentru acest produs Plată online sau ramburs, în funcție de opțiunile comenzii.
Retur gratuit în 14 zile Comandă securizată și suport în română.
Specificații
ISBN-13: 9780792317562
ISBN-10: 0792317564
Pagini: 455
Ilustrații: XVIII, 455 p.
Dimensiuni: 155 x 235 x 27 mm
Greutate: 0.84 kg
Ediția:1992
Editura: Springer Us
Colecția Springer
Locul publicării:New York, NY, United States
ISBN-10: 0792317564
Pagini: 455
Ilustrații: XVIII, 455 p.
Dimensiuni: 155 x 235 x 27 mm
Greutate: 0.84 kg
Ediția:1992
Editura: Springer Us
Colecția Springer
Locul publicării:New York, NY, United States
Public țintă
ResearchCuprins
1. Introduction.- 1.1. VHDL Status.- 1.2. The VHDL Spectrum.- 1.3. Models, Modeling, and Modelware.- 1.4. The Other Languages and Formats.- 2. VHDL Tools.- 2.1. Introduction.- 2.2. Evaluating VHDL tools.- 2.3. Technology of Platforms.- 3. VHDL and Modeling Issues.- 3.1. Introduction.- 3.2. Core VHDL Concepts.- 3.3. Abstraction.- 3.4. Hierarchy.- 3.5. Modularity.- 3.6. Reusability.- 3.7. Portability.- 3.8. Efficiency.- 3.9. Documentation.- 3.10. Synthesis.- 3.11. Conclusion.- 4. Structuring the Environment.- 4.1. Choosing a Logic System.- 4.2. Utility Packages.- 5. System Modeling.- 5.1. Introduction.- 5.2. The FSM with a Single Thread of Control.- 5.3. Multiple Threads of Control.- 5.4. Hierarchy: State Charts and S-Nets.- 5.5. Conclusion.- 6. Structuring Methodology.- 6.1. Structuring.- 6.2. What are the Possibilities of VHDL?.- 6.3. To Summarize.- 7. Tricks and Traps.- 7.1. Modeling Traps.- 7.2. Modeling Tricks.- 7.3. Pitfalls.- 7.4. Designer.- 8. M and VHDL.- 8.1. Introduction.- 8.2. Design Unit.- 8.3. Sequential and Concurrent Domains.- 8.4. Objects.- 8.5. Predefined Operators.- 8.6. Statements.- 8.7. Description Level.- 8.8. Translating from M to VHDL.- 8.9. Conclusion.- 9. Verilog and VHDL.- 9.1. Introduction.- 9.2. Design Unit.- 9.3. Sequential and Concurrent Domains.- 9.4. Objects.- 9.5. Predefined Operators.- 9.6. Statements.- 9.7. Description Level.- 9.8. Translating from Verilog to VHDL.- 9.9. Conclusion.- 10. UDL/I and VHDL.- 10.1. Introduction.- 10.2. Design Unit.- 10.3. Sequential and Concurrent Domains.- 10.4. Objects.- 10.5. UDL/I Structural Description.- 10.6. UDL/I Behavioral Description.- 10.7. UDL/I Assertion Section.- 10.8. Description Level.- 10.9. Translating from UDL/I to VHDL.- 10.10. Conclusion.- 11. Memo.- 12. Index.